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SDAccel™ 開発環境 2019.1 チュートリアルを参照 |
Vitis™ コア開発キットを使用したアクセラレーション アプリケーションの開発方法について学びます。
チュートリアル | カーネル | 説明 |
RTL カーネル入門 | RTL | このチュートリアルでは、Vitis コア開発キットを使用して RTL カーネルを FPGA にプログラムし、よく使用される開発フローでハードウェア エミュレーションをビルドする方法について説明します。 |
C と RTL の混合 | C および RTL | RTL カーネルと OpenCL™ カーネルを含むアプリケーションを使用して Vitis コア開発キット フローとさまざまなデザイン解析機能を試してみます。 |
複数の計算ユニットの使用 | C および RTL | FPGA のカーネル インスタンス数を増加する柔軟なカーネル リンキング プロセスを使用して、統合したホスト カーネル システムの並列処理を改善する方法を説明します。 |
ホスト コードの最適化 | C および RTL | デザインにホスト コード最適化手法を適用する方法を説明します。 |
複数 DDR バンクの使用 | C および RTL | 複数の DDR を使用してカーネルとグローバル メモリ間のデータ転送を向上する方法を説明します。 |
チュートリアル | カーネル | 説明 |
Vivado インプリメンテーションの制御 | RTL | プロジェクトをインプリメントする際に Vivado® ツール フローを制御する方法を説明します。 |
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この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。