multiplier.tan.rpt

Classic Timing Analyzer report for multiplier
Sat Jan 28 17:26:56 2012
Quartus II Version 8.0 Build 215 05/29/2008 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Timing Analyzer Summary
  3. Timing Analyzer Settings
  4. Clock Settings Summary
  5. Clock Setup: 'clock'
  6. Clock Hold: 'clock'
  7. tsu
  8. tco
  9. tpd
 10. th
 11. Timing Analyzer Messages



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; Legal Notice ;
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; Timing Analyzer Summary                                                                                                                                                                                                 ;
+------------------------------+------------------------------------------+---------------+----------------------------------+--------------------------+--------------------------+------------+----------+--------------+
; Type                         ; Slack                                    ; Required Time ; Actual Time                      ; From                     ; To                       ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+------------------------------------------+---------------+----------------------------------+--------------------------+--------------------------+------------+----------+--------------+
; Worst-case tsu               ; N/A                                      ; None          ; 8.515 ns                         ; b[0]                     ; np_register:inst16|inst  ; --         ; clock    ; 0            ;
; Worst-case tco               ; N/A                                      ; None          ; 17.804 ns                        ; np_register:inst16|inst7 ; p_input[7]               ; clock      ; --       ; 0            ;
; Worst-case tpd               ; N/A                                      ; None          ; 20.174 ns                        ; b[0]                     ; p_input[7]               ; --         ; --       ; 0            ;
; Worst-case th                ; N/A                                      ; None          ; 0.169 ns                         ; b[2]                     ; np_register:inst16|inst5 ; --         ; clock    ; 0            ;
; Clock Setup: 'clock'         ; N/A                                      ; None          ; 162.73 MHz ( period = 6.145 ns ) ; np_register:inst16|inst7 ; np_register:inst16|inst  ; clock      ; clock    ; 0            ;
; Clock Hold: 'clock'          ; Not operational: Clock Skew > Data Delay ; None          ; N/A                              ; np_register:inst16|inst5 ; np_register:inst16|inst6 ; clock      ; clock    ; 29           ;
; Total number of failed paths ;                                          ;               ;                                  ;                          ;                          ;            ;          ; 29           ;
+------------------------------+------------------------------------------+---------------+----------------------------------+--------------------------+--------------------------+------------+----------+--------------+


+--------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                                           ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                              ; Setting            ; From ; To ; Entity Name ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                                         ; EP1C20F400C7       ;      ;    ;             ;
; Timing Models                                                       ; Final              ;      ;    ;             ;
; Default hold multicycle                                             ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                           ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                              ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                      ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                                    ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                               ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                             ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                    ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                       ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node               ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                               ; 10                 ;      ;    ;             ;
; Number of paths to report                                           ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                        ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                              ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                          ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                        ; Off                ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis      ; Off                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off                ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clock           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clock'                                                                                                                                                                                                       ;
+-------+------------------------------------------------+---------------------------+---------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period)                           ; From                      ; To                        ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+---------------------------+---------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A   ; 162.73 MHz ( period = 6.145 ns )               ; np_register:inst16|inst7  ; np_register:inst16|inst   ; clock      ; clock    ; None                        ; None                      ; 3.597 ns                ;
; N/A   ; 163.93 MHz ( period = 6.100 ns )               ; np_register:inst16|inst8  ; np_register:inst16|inst   ; clock      ; clock    ; None                        ; None                      ; 3.552 ns                ;
; N/A   ; 165.48 MHz ( period = 6.043 ns )               ; np_register:inst16|inst8  ; np_register:inst16|inst2  ; clock      ; clock    ; None                        ; None                      ; 3.495 ns                ;
; N/A   ; 168.49 MHz ( period = 5.935 ns )               ; np_register:inst16|inst2  ; np_register:inst16|inst   ; clock      ; clock    ; None                        ; None                      ; 3.387 ns                ;
; N/A   ; 169.06 MHz ( period = 5.915 ns )               ; np_register:inst16|inst8  ; np_register:inst16|inst3  ; clock      ; clock    ; None                        ; None                      ; 3.367 ns                ;
; N/A   ; 169.58 MHz ( period = 5.897 ns )               ; np_register:inst16|inst3  ; np_register:inst16|inst   ; clock      ; clock    ; None                        ; None                      ; 3.349 ns                ;
; N/A   ; 170.13 MHz ( period = 5.878 ns )               ; np_register:inst16|inst2  ; np_register:inst16|inst2  ; clock      ; clock    ; None                        ; None                      ; 3.330 ns                ;
; N/A   ; 173.91 MHz ( period = 5.750 ns )               ; np_register:inst16|inst2  ; np_register:inst16|inst3  ; clock      ; clock    ; None                        ; None                      ; 3.202 ns                ;
; N/A   ; 176.55 MHz ( period = 5.664 ns )               ; np_register:inst16|inst3  ; np_register:inst16|inst2  ; clock      ; clock    ; None                        ; None                      ; 3.116 ns                ;
; N/A   ; 178.28 MHz ( period = 5.609 ns )               ; np_register:inst16|inst7  ; np_register:inst16|inst3  ; clock      ; clock    ; None                        ; None                      ; 3.061 ns                ;
; N/A   ; 179.63 MHz ( period = 5.567 ns )               ; np_register:inst16|inst7  ; np_register:inst16|inst2  ; clock      ; clock    ; None                        ; None                      ; 3.019 ns                ;
; N/A   ; 185.08 MHz ( period = 5.403 ns )               ; np_register:inst16|inst3  ; np_register:inst16|inst3  ; clock      ; clock    ; None                        ; None                      ; 2.855 ns                ;
; N/A   ; 186.95 MHz ( period = 5.349 ns )               ; np_register:inst16|inst   ; np_register:inst16|inst   ; clock      ; clock    ; None                        ; None                      ; 2.801 ns                ;
; N/A   ; 220.60 MHz ( period = 4.533 ns )               ; np_register:inst16|inst6  ; np_register:inst16|inst7  ; clock      ; clock    ; None                        ; None                      ; 1.985 ns                ;
; N/A   ; 225.12 MHz ( period = 4.442 ns )               ; np_register:inst16|inst3  ; np_register:inst16|inst4  ; clock      ; clock    ; None                        ; None                      ; 1.894 ns                ;
; N/A   ; 228.73 MHz ( period = 4.372 ns )               ; np_register:inst16|inst7  ; np_register:inst16|inst4  ; clock      ; clock    ; None                        ; None                      ; 1.824 ns                ;
; N/A   ; 236.69 MHz ( period = 4.225 ns )               ; np_register:inst16|inst7  ; np_register:inst16|inst8  ; clock      ; clock    ; None                        ; None                      ; 1.677 ns                ;
; N/A   ; 249.69 MHz ( period = 4.005 ns )               ; np_register:inst16|inst   ; np_register:inst16|inst2  ; clock      ; clock    ; None                        ; None                      ; 1.457 ns                ;
; N/A   ; 259.54 MHz ( period = 3.853 ns )               ; np_register:inst16|inst8  ; np_register:inst16|inst4  ; clock      ; clock    ; None                        ; None                      ; 1.305 ns                ;
; N/A   ; 272.78 MHz ( period = 3.666 ns )               ; np_register:inst16|inst4  ; np_register:inst16|inst5  ; clock      ; clock    ; None                        ; None                      ; 1.118 ns                ;
; N/A   ; 304.69 MHz ( period = 3.282 ns )               ; np_register:inst16|inst5  ; np_register:inst16|inst6  ; clock      ; clock    ; None                        ; None                      ; 0.734 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst7  ; clock      ; clock    ; None                        ; None                      ; 5.675 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; np_register:inst16|inst7  ; clock      ; clock    ; None                        ; None                      ; 5.576 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst7  ; clock      ; clock    ; None                        ; None                      ; 5.511 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst4  ; clock      ; clock    ; None                        ; None                      ; 5.009 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst6  ; clock      ; clock    ; None                        ; None                      ; 5.007 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; np_register:inst16|inst5  ; clock      ; clock    ; None                        ; None                      ; 4.947 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; np_register:inst16|inst4  ; clock      ; clock    ; None                        ; None                      ; 4.872 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; np_register:inst16|inst6  ; clock      ; clock    ; None                        ; None                      ; 4.871 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst8  ; clock      ; clock    ; None                        ; None                      ; 4.852 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst4  ; clock      ; clock    ; None                        ; None                      ; 4.845 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst6  ; clock      ; clock    ; None                        ; None                      ; 4.843 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst5  ; clock      ; clock    ; None                        ; None                      ; 4.806 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst3  ; clock      ; clock    ; None                        ; None                      ; 4.778 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; inst28                    ; clock      ; clock    ; None                        ; None                      ; 1.600 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst5  ; clock      ; clock    ; None                        ; None                      ; 4.643 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; inst28                    ; clock      ; clock    ; None                        ; None                      ; 1.491 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; state_machine:inst1|inst2 ; clock      ; clock    ; None                        ; None                      ; 1.456 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst3  ; clock      ; clock    ; None                        ; None                      ; 4.594 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; inst28                    ; clock      ; clock    ; None                        ; None                      ; 1.367 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst8  ; clock      ; clock    ; None                        ; None                      ; 4.380 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; inst28                    ; inst28                    ; clock      ; clock    ; None                        ; None                      ; 1.140 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; state_machine:inst1|inst2 ; clock      ; clock    ; None                        ; None                      ; 1.051 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst2  ; clock      ; clock    ; None                        ; None                      ; 4.185 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst2 ; np_register:inst16|inst   ; clock      ; clock    ; None                        ; None                      ; 4.185 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst2  ; clock      ; clock    ; None                        ; None                      ; 4.139 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; np_register:inst16|inst   ; clock      ; clock    ; None                        ; None                      ; 4.139 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst1 ; state_machine:inst1|inst1 ; clock      ; clock    ; None                        ; None                      ; 0.962 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; inst28                    ; state_machine:inst1|inst  ; clock      ; clock    ; None                        ; None                      ; 0.928 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; state_machine:inst1|inst2 ; clock      ; clock    ; None                        ; None                      ; 0.854 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; state_machine:inst1|inst1 ; clock      ; clock    ; None                        ; None                      ; 0.852 ns                ;
; N/A   ; Restricted to 320.10 MHz ( period = 3.124 ns ) ; state_machine:inst1|inst  ; state_machine:inst1|inst  ; clock      ; clock    ; None                        ; None                      ; 0.835 ns                ;
+-------+------------------------------------------------+---------------------------+---------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clock'                                                                                                                                                                                          ;
+------------------------------------------+---------------------------+--------------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack                            ; From                      ; To                       ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+---------------------------+--------------------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst5  ; np_register:inst16|inst6 ; clock      ; clock    ; None                       ; None                       ; 0.734 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst1 ; np_register:inst16|inst2 ; clock      ; clock    ; None                       ; None                       ; 4.139 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst1 ; np_register:inst16|inst  ; clock      ; clock    ; None                       ; None                       ; 4.139 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst2 ; np_register:inst16|inst2 ; clock      ; clock    ; None                       ; None                       ; 4.185 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst2 ; np_register:inst16|inst  ; clock      ; clock    ; None                       ; None                       ; 4.185 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst4  ; np_register:inst16|inst5 ; clock      ; clock    ; None                       ; None                       ; 1.118 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst2 ; np_register:inst16|inst8 ; clock      ; clock    ; None                       ; None                       ; 4.380 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst2 ; np_register:inst16|inst5 ; clock      ; clock    ; None                       ; None                       ; 4.380 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst8  ; np_register:inst16|inst4 ; clock      ; clock    ; None                       ; None                       ; 1.305 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst1 ; np_register:inst16|inst5 ; clock      ; clock    ; None                       ; None                       ; 4.544 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst2 ; np_register:inst16|inst6 ; clock      ; clock    ; None                       ; None                       ; 4.567 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst2 ; np_register:inst16|inst4 ; clock      ; clock    ; None                       ; None                       ; 4.568 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst1 ; np_register:inst16|inst3 ; clock      ; clock    ; None                       ; None                       ; 4.594 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst   ; np_register:inst16|inst  ; clock      ; clock    ; None                       ; None                       ; 1.451 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst   ; np_register:inst16|inst2 ; clock      ; clock    ; None                       ; None                       ; 1.457 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst1 ; np_register:inst16|inst6 ; clock      ; clock    ; None                       ; None                       ; 4.730 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst1 ; np_register:inst16|inst4 ; clock      ; clock    ; None                       ; None                       ; 4.731 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst2 ; np_register:inst16|inst3 ; clock      ; clock    ; None                       ; None                       ; 4.778 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst7  ; np_register:inst16|inst8 ; clock      ; clock    ; None                       ; None                       ; 1.677 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst1 ; np_register:inst16|inst8 ; clock      ; clock    ; None                       ; None                       ; 4.852 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst  ; np_register:inst16|inst6 ; clock      ; clock    ; None                       ; None                       ; 4.871 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst  ; np_register:inst16|inst4 ; clock      ; clock    ; None                       ; None                       ; 4.872 ns                 ;
; Not operational: Clock Skew > Data Delay ; state_machine:inst1|inst  ; np_register:inst16|inst5 ; clock      ; clock    ; None                       ; None                       ; 4.947 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst7  ; np_register:inst16|inst4 ; clock      ; clock    ; None                       ; None                       ; 1.824 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst3  ; np_register:inst16|inst4 ; clock      ; clock    ; None                       ; None                       ; 1.894 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst6  ; np_register:inst16|inst7 ; clock      ; clock    ; None                       ; None                       ; 1.985 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst8  ; np_register:inst16|inst  ; clock      ; clock    ; None                       ; None                       ; 2.077 ns                 ;
; Not operational: Clock Skew > Data Delay ; np_register:inst16|inst2  ; np_register:inst16|inst3 ; clock      ; clock    ; None                       ; None                       ; 2.105 ns                 ;
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+-------+--------------+------------+-------+--------------------------+----------+
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+-------+--------------+------------+---------------------------+-----------------+------------+
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; N/A   ; None              ; 12.551 ns       ; b[2]  ; multiplicand[0] ;
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+-------+-------------------+-----------------+-------+-----------------+


+---------------------------------------------------------------------------------------+
; th                                                                                    ;
+---------------+-------------+-----------+-------+--------------------------+----------+
; Minimum Slack ; Required th ; Actual th ; From  ; To                       ; To Clock ;
+---------------+-------------+-----------+-------+--------------------------+----------+
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; N/A           ; None        ; -2.427 ns ; a[3]  ; np_register:inst16|inst2 ; clock    ;
; N/A           ; None        ; -2.480 ns ; a[3]  ; np_register:inst16|inst7 ; clock    ;
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; N/A           ; None        ; -2.570 ns ; a[2]  ; np_register:inst16|inst6 ; clock    ;
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; N/A           ; None        ; -2.833 ns ; a[1]  ; np_register:inst16|inst3 ; clock    ;
; N/A           ; None        ; -2.860 ns ; a[2]  ; np_register:inst16|inst7 ; clock    ;
; N/A           ; None        ; -2.906 ns ; b[1]  ; np_register:inst16|inst4 ; clock    ;
; N/A           ; None        ; -2.972 ns ; b[0]  ; np_register:inst16|inst2 ; clock    ;
; N/A           ; None        ; -2.998 ns ; b[0]  ; np_register:inst16|inst3 ; clock    ;
; N/A           ; None        ; -3.005 ns ; b[0]  ; np_register:inst16|inst6 ; clock    ;
; N/A           ; None        ; -3.018 ns ; b[2]  ; np_register:inst16|inst7 ; clock    ;
; N/A           ; None        ; -3.089 ns ; a[0]  ; np_register:inst16|inst3 ; clock    ;
; N/A           ; None        ; -3.096 ns ; b[1]  ; np_register:inst16|inst3 ; clock    ;
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; N/A           ; None        ; -3.232 ns ; b[1]  ; np_register:inst16|inst  ; clock    ;
; N/A           ; None        ; -3.274 ns ; a[3]  ; np_register:inst16|inst3 ; clock    ;
; N/A           ; None        ; -3.404 ns ; b[2]  ; np_register:inst16|inst3 ; clock    ;
; N/A           ; None        ; -3.621 ns ; b[3]  ; np_register:inst16|inst6 ; clock    ;
; N/A           ; None        ; -3.654 ns ; a[2]  ; np_register:inst16|inst3 ; clock    ;
; N/A           ; None        ; -3.726 ns ; b[3]  ; np_register:inst16|inst2 ; clock    ;
; N/A           ; None        ; -3.759 ns ; b[1]  ; np_register:inst16|inst7 ; clock    ;
; N/A           ; None        ; -3.818 ns ; b[3]  ; np_register:inst16|inst7 ; clock    ;
; N/A           ; None        ; -3.968 ns ; start ; inst28                   ; clock    ;
; N/A           ; None        ; -4.204 ns ; b[3]  ; np_register:inst16|inst3 ; clock    ;
+---------------+-------------+-----------+-------+--------------------------+----------+


+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
    Info: Version 8.0 Build 215 05/29/2008 SJ Full Version
    Info: Processing started: Sat Jan 28 17:26:53 2012
Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off multiplier -c multiplier --timing_analysis_only
Warning: Found pins functioning as undefined clocks and/or memory enables
    Info: Assuming node "clock" is an undefined clock
Warning: Found 7 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
    Info: Detected gated clock "state_machine:inst1|inst65" as buffer
    Info: Detected gated clock "inst43" as buffer
    Info: Detected gated clock "state_machine:inst1|inst12" as buffer
    Info: Detected ripple clock "state_machine:inst1|inst1" as buffer
    Info: Detected ripple clock "state_machine:inst1|inst2" as buffer
    Info: Detected ripple clock "inst28" as buffer
    Info: Detected ripple clock "state_machine:inst1|inst" as buffer
Info: Clock "clock" has Internal fmax of 162.73 MHz between source register "np_register:inst16|inst7" and destination register "np_register:inst16|inst" (period= 6.145 ns)
    Info: + Longest register to register delay is 3.597 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X36_Y20_N3; Fanout = 16; REG Node = 'np_register:inst16|inst7'
        Info: 2: + IC(1.128 ns) + CELL(0.258 ns) = 1.386 ns; Loc. = LC_X37_Y20_N3; Fanout = 2; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst6~7'
        Info: 3: + IC(0.985 ns) + CELL(0.390 ns) = 2.761 ns; Loc. = LC_X36_Y20_N4; Fanout = 1; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst5~76'
        Info: 4: + IC(0.301 ns) + CELL(0.101 ns) = 3.163 ns; Loc. = LC_X36_Y20_N5; Fanout = 4; COMB Node = 'add_subt_select:inst21|inst19~192'
        Info: 5: + IC(0.161 ns) + CELL(0.273 ns) = 3.597 ns; Loc. = LC_X36_Y20_N6; Fanout = 7; REG Node = 'np_register:inst16|inst'
        Info: Total cell delay = 1.022 ns ( 28.41 % )
        Info: Total interconnect delay = 2.575 ns ( 71.59 % )
    Info: - Smallest clock skew is -2.317 ns
        Info: + Shortest clock path from clock "clock" to destination register is 5.952 ns
            Info: 1: + IC(0.000 ns) + CELL(1.299 ns) = 1.299 ns; Loc. = PIN_K6; Fanout = 5; CLK Node = 'clock'
            Info: 2: + IC(0.456 ns) + CELL(0.390 ns) = 2.145 ns; Loc. = LC_X8_Y16_N4; Fanout = 9; COMB Node = 'inst43'
            Info: 3: + IC(3.178 ns) + CELL(0.629 ns) = 5.952 ns; Loc. = LC_X36_Y20_N6; Fanout = 7; REG Node = 'np_register:inst16|inst'
            Info: Total cell delay = 2.318 ns ( 38.94 % )
            Info: Total interconnect delay = 3.634 ns ( 61.06 % )
        Info: - Longest clock path from clock "clock" to source register is 8.269 ns
            Info: 1: + IC(0.000 ns) + CELL(1.299 ns) = 1.299 ns; Loc. = PIN_K6; Fanout = 5; CLK Node = 'clock'
            Info: 2: + IC(0.878 ns) + CELL(0.827 ns) = 3.004 ns; Loc. = LC_X8_Y16_N8; Fanout = 13; REG Node = 'state_machine:inst1|inst1'
            Info: 3: + IC(0.541 ns) + CELL(0.258 ns) = 3.803 ns; Loc. = LC_X8_Y16_N2; Fanout = 9; COMB Node = 'state_machine:inst1|inst12'
            Info: 4: + IC(0.401 ns) + CELL(0.258 ns) = 4.462 ns; Loc. = LC_X8_Y16_N4; Fanout = 9; COMB Node = 'inst43'
            Info: 5: + IC(3.178 ns) + CELL(0.629 ns) = 8.269 ns; Loc. = LC_X36_Y20_N3; Fanout = 16; REG Node = 'np_register:inst16|inst7'
            Info: Total cell delay = 3.271 ns ( 39.56 % )
            Info: Total interconnect delay = 4.998 ns ( 60.44 % )
    Info: + Micro clock to output delay of source is 0.198 ns
    Info: + Micro setup delay of destination is 0.033 ns
Warning: Circuit may not operate. Detected 29 non-operational path(s) clocked by clock "clock" with clock skew larger than data delay. See Compilation Report for details.
Info: Found hold time violation between source  pin or register "np_register:inst16|inst5" and destination pin or register "np_register:inst16|inst6" for clock "clock" (Hold time is 1.398 ns)
    Info: + Largest clock skew is 2.317 ns
        Info: + Longest clock path from clock "clock" to destination register is 8.269 ns
            Info: 1: + IC(0.000 ns) + CELL(1.299 ns) = 1.299 ns; Loc. = PIN_K6; Fanout = 5; CLK Node = 'clock'
            Info: 2: + IC(0.878 ns) + CELL(0.827 ns) = 3.004 ns; Loc. = LC_X8_Y16_N8; Fanout = 13; REG Node = 'state_machine:inst1|inst1'
            Info: 3: + IC(0.541 ns) + CELL(0.258 ns) = 3.803 ns; Loc. = LC_X8_Y16_N2; Fanout = 9; COMB Node = 'state_machine:inst1|inst12'
            Info: 4: + IC(0.401 ns) + CELL(0.258 ns) = 4.462 ns; Loc. = LC_X8_Y16_N4; Fanout = 9; COMB Node = 'inst43'
            Info: 5: + IC(3.178 ns) + CELL(0.629 ns) = 8.269 ns; Loc. = LC_X37_Y20_N9; Fanout = 4; REG Node = 'np_register:inst16|inst6'
            Info: Total cell delay = 3.271 ns ( 39.56 % )
            Info: Total interconnect delay = 4.998 ns ( 60.44 % )
        Info: - Shortest clock path from clock "clock" to source register is 5.952 ns
            Info: 1: + IC(0.000 ns) + CELL(1.299 ns) = 1.299 ns; Loc. = PIN_K6; Fanout = 5; CLK Node = 'clock'
            Info: 2: + IC(0.456 ns) + CELL(0.390 ns) = 2.145 ns; Loc. = LC_X8_Y16_N4; Fanout = 9; COMB Node = 'inst43'
            Info: 3: + IC(3.178 ns) + CELL(0.629 ns) = 5.952 ns; Loc. = LC_X37_Y20_N0; Fanout = 5; REG Node = 'np_register:inst16|inst5'
            Info: Total cell delay = 2.318 ns ( 38.94 % )
            Info: Total interconnect delay = 3.634 ns ( 61.06 % )
    Info: - Micro clock to output delay of source is 0.198 ns
    Info: - Shortest register to register delay is 0.734 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X37_Y20_N0; Fanout = 5; REG Node = 'np_register:inst16|inst5'
        Info: 2: + IC(0.461 ns) + CELL(0.273 ns) = 0.734 ns; Loc. = LC_X37_Y20_N9; Fanout = 4; REG Node = 'np_register:inst16|inst6'
        Info: Total cell delay = 0.273 ns ( 37.19 % )
        Info: Total interconnect delay = 0.461 ns ( 62.81 % )
    Info: + Micro hold delay of destination is 0.013 ns
Info: tsu for register "np_register:inst16|inst" (data pin = "b[0]", clock pin = "clock") is 8.515 ns
    Info: + Longest pin to register delay is 14.434 ns
        Info: 1: + IC(0.000 ns) + CELL(1.305 ns) = 1.305 ns; Loc. = PIN_T12; Fanout = 4; PIN Node = 'b[0]'
        Info: 2: + IC(6.434 ns) + CELL(0.390 ns) = 8.129 ns; Loc. = LC_X38_Y20_N6; Fanout = 1; COMB Node = 'bit_flips:inst|inst48~407'
        Info: 3: + IC(0.382 ns) + CELL(0.522 ns) = 9.033 ns; Loc. = LC_X38_Y20_N0; Fanout = 8; COMB Node = 'bit_flips:inst|inst48~409'
        Info: 4: + IC(1.064 ns) + CELL(0.522 ns) = 10.619 ns; Loc. = LC_X35_Y20_N7; Fanout = 3; COMB Node = 'bit_flips:inst|busmux:inst42|lpm_mux:$00000|mux_6fc:auto_generated|result_node[2]~61'
        Info: 5: + IC(1.039 ns) + CELL(0.390 ns) = 12.048 ns; Loc. = LC_X36_Y20_N3; Fanout = 3; COMB Node = 'adder_subtractor:inst25|simple_adder:inst3|inst'
        Info: 6: + IC(0.647 ns) + CELL(0.258 ns) = 12.953 ns; Loc. = LC_X36_Y20_N8; Fanout = 1; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst5~75'
        Info: 7: + IC(0.387 ns) + CELL(0.258 ns) = 13.598 ns; Loc. = LC_X36_Y20_N4; Fanout = 1; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst5~76'
        Info: 8: + IC(0.301 ns) + CELL(0.101 ns) = 14.000 ns; Loc. = LC_X36_Y20_N5; Fanout = 4; COMB Node = 'add_subt_select:inst21|inst19~192'
        Info: 9: + IC(0.161 ns) + CELL(0.273 ns) = 14.434 ns; Loc. = LC_X36_Y20_N6; Fanout = 7; REG Node = 'np_register:inst16|inst'
        Info: Total cell delay = 4.019 ns ( 27.84 % )
        Info: Total interconnect delay = 10.415 ns ( 72.16 % )
    Info: + Micro setup delay of destination is 0.033 ns
    Info: - Shortest clock path from clock "clock" to destination register is 5.952 ns
        Info: 1: + IC(0.000 ns) + CELL(1.299 ns) = 1.299 ns; Loc. = PIN_K6; Fanout = 5; CLK Node = 'clock'
        Info: 2: + IC(0.456 ns) + CELL(0.390 ns) = 2.145 ns; Loc. = LC_X8_Y16_N4; Fanout = 9; COMB Node = 'inst43'
        Info: 3: + IC(3.178 ns) + CELL(0.629 ns) = 5.952 ns; Loc. = LC_X36_Y20_N6; Fanout = 7; REG Node = 'np_register:inst16|inst'
        Info: Total cell delay = 2.318 ns ( 38.94 % )
        Info: Total interconnect delay = 3.634 ns ( 61.06 % )
Info: tco from clock "clock" to destination pin "p_input[8]" through register "np_register:inst16|inst7" is 17.804 ns
    Info: + Longest clock path from clock "clock" to source register is 8.269 ns
        Info: 1: + IC(0.000 ns) + CELL(1.299 ns) = 1.299 ns; Loc. = PIN_K6; Fanout = 5; CLK Node = 'clock'
        Info: 2: + IC(0.878 ns) + CELL(0.827 ns) = 3.004 ns; Loc. = LC_X8_Y16_N8; Fanout = 13; REG Node = 'state_machine:inst1|inst1'
        Info: 3: + IC(0.541 ns) + CELL(0.258 ns) = 3.803 ns; Loc. = LC_X8_Y16_N2; Fanout = 9; COMB Node = 'state_machine:inst1|inst12'
        Info: 4: + IC(0.401 ns) + CELL(0.258 ns) = 4.462 ns; Loc. = LC_X8_Y16_N4; Fanout = 9; COMB Node = 'inst43'
        Info: 5: + IC(3.178 ns) + CELL(0.629 ns) = 8.269 ns; Loc. = LC_X36_Y20_N3; Fanout = 16; REG Node = 'np_register:inst16|inst7'
        Info: Total cell delay = 3.271 ns ( 39.56 % )
        Info: Total interconnect delay = 4.998 ns ( 60.44 % )
    Info: + Micro clock to output delay of source is 0.198 ns
    Info: + Longest register to pin delay is 9.337 ns
        Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X36_Y20_N3; Fanout = 16; REG Node = 'np_register:inst16|inst7'
        Info: 2: + IC(1.128 ns) + CELL(0.258 ns) = 1.386 ns; Loc. = LC_X37_Y20_N3; Fanout = 2; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst6~7'
        Info: 3: + IC(0.985 ns) + CELL(0.390 ns) = 2.761 ns; Loc. = LC_X36_Y20_N4; Fanout = 1; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst5~76'
        Info: 4: + IC(0.301 ns) + CELL(0.101 ns) = 3.163 ns; Loc. = LC_X36_Y20_N5; Fanout = 4; COMB Node = 'add_subt_select:inst21|inst19~192'
        Info: 5: + IC(0.161 ns) + CELL(0.101 ns) = 3.425 ns; Loc. = LC_X36_Y20_N6; Fanout = 2; COMB Node = 'input_select:inst9|inst17'
        Info: 6: + IC(4.033 ns) + CELL(1.879 ns) = 9.337 ns; Loc. = PIN_H6; Fanout = 0; PIN Node = 'p_input[8]'
        Info: Total cell delay = 2.729 ns ( 29.23 % )
        Info: Total interconnect delay = 6.608 ns ( 70.77 % )
Info: Longest tpd from source pin "b[0]" to destination pin "p_input[8]" is 20.174 ns
    Info: 1: + IC(0.000 ns) + CELL(1.305 ns) = 1.305 ns; Loc. = PIN_T12; Fanout = 4; PIN Node = 'b[0]'
    Info: 2: + IC(6.434 ns) + CELL(0.390 ns) = 8.129 ns; Loc. = LC_X38_Y20_N6; Fanout = 1; COMB Node = 'bit_flips:inst|inst48~407'
    Info: 3: + IC(0.382 ns) + CELL(0.522 ns) = 9.033 ns; Loc. = LC_X38_Y20_N0; Fanout = 8; COMB Node = 'bit_flips:inst|inst48~409'
    Info: 4: + IC(1.064 ns) + CELL(0.522 ns) = 10.619 ns; Loc. = LC_X35_Y20_N7; Fanout = 3; COMB Node = 'bit_flips:inst|busmux:inst42|lpm_mux:$00000|mux_6fc:auto_generated|result_node[2]~61'
    Info: 5: + IC(1.039 ns) + CELL(0.390 ns) = 12.048 ns; Loc. = LC_X36_Y20_N3; Fanout = 3; COMB Node = 'adder_subtractor:inst25|simple_adder:inst3|inst'
    Info: 6: + IC(0.647 ns) + CELL(0.258 ns) = 12.953 ns; Loc. = LC_X36_Y20_N8; Fanout = 1; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst5~75'
    Info: 7: + IC(0.387 ns) + CELL(0.258 ns) = 13.598 ns; Loc. = LC_X36_Y20_N4; Fanout = 1; COMB Node = 'adder_subtractor:inst25|CLA_logic:inst4|inst5~76'
    Info: 8: + IC(0.301 ns) + CELL(0.101 ns) = 14.000 ns; Loc. = LC_X36_Y20_N5; Fanout = 4; COMB Node = 'add_subt_select:inst21|inst19~192'
    Info: 9: + IC(0.161 ns) + CELL(0.101 ns) = 14.262 ns; Loc. = LC_X36_Y20_N6; Fanout = 2; COMB Node = 'input_select:inst9|inst17'
    Info: 10: + IC(4.033 ns) + CELL(1.879 ns) = 20.174 ns; Loc. = PIN_H6; Fanout = 0; PIN Node = 'p_input[8]'
    Info: Total cell delay = 5.726 ns ( 28.38 % )
    Info: Total interconnect delay = 14.448 ns ( 71.62 % )
Info: th for register "np_register:inst16|inst5" (data pin = "b[2]", clock pin = "clock") is 0.169 ns
    Info: + Longest clock path from clock "clock" to destination register is 8.269 ns
        Info: 1: + IC(0.000 ns) + CELL(1.299 ns) = 1.299 ns; Loc. = PIN_K6; Fanout = 5; CLK Node = 'clock'
        Info: 2: + IC(0.878 ns) + CELL(0.827 ns) = 3.004 ns; Loc. = LC_X8_Y16_N8; Fanout = 13; REG Node = 'state_machine:inst1|inst1'
        Info: 3: + IC(0.541 ns) + CELL(0.258 ns) = 3.803 ns; Loc. = LC_X8_Y16_N2; Fanout = 9; COMB Node = 'state_machine:inst1|inst12'
        Info: 4: + IC(0.401 ns) + CELL(0.258 ns) = 4.462 ns; Loc. = LC_X8_Y16_N4; Fanout = 9; COMB Node = 'inst43'
        Info: 5: + IC(3.178 ns) + CELL(0.629 ns) = 8.269 ns; Loc. = LC_X37_Y20_N0; Fanout = 5; REG Node = 'np_register:inst16|inst5'
        Info: Total cell delay = 3.271 ns ( 39.56 % )
        Info: Total interconnect delay = 4.998 ns ( 60.44 % )
    Info: + Micro hold delay of destination is 0.013 ns
    Info: - Shortest pin to register delay is 8.113 ns
        Info: 1: + IC(0.000 ns) + CELL(1.305 ns) = 1.305 ns; Loc. = PIN_B12; Fanout = 3; PIN Node = 'b[2]'
        Info: 2: + IC(5.608 ns) + CELL(0.101 ns) = 7.014 ns; Loc. = LC_X38_Y20_N2; Fanout = 3; COMB Node = 'bit_flips:inst|busmux:inst41|lpm_mux:$00000|mux_6fc:auto_generated|result_node[1]~50'
        Info: 3: + IC(0.676 ns) + CELL(0.423 ns) = 8.113 ns; Loc. = LC_X37_Y20_N0; Fanout = 5; REG Node = 'np_register:inst16|inst5'
        Info: Total cell delay = 1.829 ns ( 22.54 % )
        Info: Total interconnect delay = 6.284 ns ( 77.46 % )
Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 3 warnings
    Info: Peak virtual memory: 122 megabytes
    Info: Processing ended: Sat Jan 28 17:26:56 2012
    Info: Elapsed time: 00:00:03
    Info: Total CPU time (on all processors): 00:00:01